{"id":32837,"date":"2026-02-25T10:05:59","date_gmt":"2026-02-25T10:05:59","guid":{"rendered":"https:\/\/www.fastturnpcbs.com\/?p=32837"},"modified":"2026-02-27T09:12:50","modified_gmt":"2026-02-27T09:12:50","slug":"die-14-haufigsten-pcb-designfehler","status":"publish","type":"post","link":"https:\/\/www.fastturnpcbs.com\/de\/blog\/die-14-haufigsten-pcb-designfehler\/","title":{"rendered":"Die 14 h\u00e4ufigsten PCB-Designfehler, die die SMT-Ausbeute ruinieren: Eine praxisnahe PCB-DFM-Checkliste"},"content":{"rendered":"\n

Viele Leiterplatten (PCBs) \u201efunktionieren elektrisch\u201c, scheitern aber trotzdem in der Serienfertigung, weil das Layout PCB DFM (Design for Manufacturability)<\/strong> und DFT (Design for Test)<\/strong> nicht ausreichend ber\u00fccksichtigt. Das Ergebnis ist meist vorhersehbar: Alarme auf der SMT-Linie, instabile Handhabung, schlechte L\u00f6tstellen, mehr Nacharbeit (Rework) und eine schwache Testabdeckung.<\/p>\n\n\n\n

Im Folgenden finden Sie einen praxisorientierten Leitfaden mit Fokus auf die Fertigung: die h\u00e4ufigsten PCB-Designfehler<\/strong>, die dadurch ausgel\u00f6sten SMT-Defekte<\/strong> und die DFM-Regeln<\/strong>, mit denen Sie diese vermeiden\u2014inklusive PCB-Panelisierung<\/strong>, Fiducial-Marken<\/strong>, Tooling-Holes<\/strong>, Tombstoning<\/strong>, Via-in-Pad<\/strong>, ICT-Testpunkte<\/strong> und L\u00f6tstopplack (Solder Mask)<\/strong>.<\/p>\n\n\n\n

\"PCB<\/figure>\n\n\n\n

1) Fehlende Tooling-Holes und Prozess-Rails: Eine Leiterplatte, die \u201enicht lauff\u00e4hig\u201c ist<\/h2>\n\n\n\n

PCB-Designfehler:<\/strong> Keine Tooling-Holes und keine Prozess-Rails (Panel-Rails \/ Break-Away-Kanten).
DFM-Auswirkung:<\/strong> SMT-Anlagen k\u00f6nnen die Leiterplatte nicht reproduzierbar spannen oder ausrichten.<\/p>\n\n\n\n

Was man in der Linie sieht:<\/strong><\/p>\n\n\n\n

    \n
  • Versatz bei der Lotpasten-Schablonierung (Solder Paste Printing)<\/li>\n\n\n\n
  • Vision-\/Platzierfehler am Best\u00fcckautomaten (Pick-and-Place)<\/li>\n\n\n\n
  • Instabiler Transport, Board-Skew, h\u00e4ufige Alarme<\/li>\n<\/ul>\n\n\n\n

    DFM-L\u00f6sung:<\/strong><\/p>\n\n\n\n

      \n
    • Panel-Rails und standardisierte Tooling-Holes f\u00fcr Registrierung und Handling vorsehen<\/li>\n\n\n\n
    • Mindest-Railbreite und Lochspezifikation des EMS\/Best\u00fcckers einhalten<\/li>\n<\/ul>\n\n\n\n

      2) Extremes Board-Format oder ungew\u00f6hnliche Kontur: Instabiles Handling und Platzierung<\/h2>\n\n\n\n

      PCB-Designfehler:<\/strong> Leiterplatte zu klein\/zu gro\u00df oder stark unregelm\u00e4\u00dfig.
      DFM-Auswirkung:<\/strong> Passt nicht ins mechanische Fenster der SMT-Linie oder ben\u00f6tigt teure Vorrichtungen (Fixtures).<\/p>\n\n\n\n

      Typische Folgen:<\/strong><\/p>\n\n\n\n

        \n
      • Schlechter Transport (Kippen, Vibration)<\/li>\n\n\n\n
      • Platzierdrift und Druckfehler<\/li>\n\n\n\n
      • H\u00f6heres Warpage-Risiko (Verzug) im Reflow<\/li>\n<\/ul>\n\n\n\n

        DFM-L\u00f6sung:<\/strong><\/p>\n\n\n\n

          \n
        • PCB-Panelisierung<\/strong> mit Rails nutzen, um ein stabiles Handling-Format zu erreichen<\/li>\n\n\n\n
        • Konturen vermeiden, die Standard-F\u00f6rdersysteme nicht sicher unterst\u00fctzen<\/li>\n<\/ul>\n\n\n\n
          \"PCB<\/figure>\n\n\n\n

          3) Fiducial-Marken falsch umgesetzt: Vision-Fehler und Platzieralarme<\/h2>\n\n\n\n

          PCB-Designfehler:<\/strong> Fehlende oder nicht standardkonforme Fiducial-Marks<\/strong> (Mark-Punkte), besonders nahe Fine-Pitch-ICs (z. B. FQFP).
          H\u00e4ufige Fiducial-Probleme:<\/strong><\/p>\n\n\n\n

            \n
          • L\u00f6tstopplack zu nah oder bedeckt die Kupferfl\u00e4che<\/li>\n\n\n\n
          • Falsche Gr\u00f6\u00dfe (zu gro\u00df\/zu klein)<\/li>\n\n\n\n
          • Zu geringer Kontrast im Umfeld<\/li>\n<\/ul>\n\n\n\n

            Was passiert:<\/strong><\/p>\n\n\n\n

              \n
            • Kameras des Best\u00fcckautomaten \u201elocken\u201c nicht zuverl\u00e4ssig auf den Fiducial<\/li>\n\n\n\n
            • H\u00e4ufige Alarme und schlechtere Platziergenauigkeit<\/li>\n<\/ul>\n\n\n\n

              DFM-L\u00f6sung:<\/strong><\/p>\n\n\n\n

                \n
              • Standardisierte Global- und Local-Fiducials<\/strong> verwenden<\/li>\n\n\n\n
              • Fiducials sauber halten (keine Masken-\/Legend-\u00dcberlagerung) und gen\u00fcgend Freistellung f\u00fcr guten Kontrast einplanen<\/li>\n<\/ul>\n\n\n\n

                4) Falsche SMT-Padgeometrie: Versatz, Rotation und Tombstoning<\/h2>\n\n\n\n

                PCB-Designfehler:<\/strong> Falsche Pad-Gr\u00f6\u00dfe\/Abst\u00e4nde f\u00fcr Chip-Bauteile oder asymmetrische Pads.
                SMT-Defekte:<\/strong> Fehlpositionierung, Schiefstand, Tombstoning<\/strong>.<\/p>\n\n\n\n

                Warum das passiert (Reflow-Dynamik):<\/strong>
                Im Reflow schmilzt die Lotpaste, Oberfl\u00e4chenspannungskr\u00e4fte wirken auf das Bauteil. Sind Pads ungleich, sind auch die Kr\u00e4fte ungleich\u2014das Bauteil wandert oder richtet sich auf.<\/p>\n\n\n\n

                DFM-L\u00f6sung:<\/strong><\/p>\n\n\n\n

                  \n
                • Bew\u00e4hrte IPC-Footprints oder Hersteller-Landpattern einsetzen<\/li>\n\n\n\n
                • Padgeometrie symmetrisch halten (Gr\u00f6\u00dfe, Form, Pastenvolumen)<\/li>\n<\/ul>\n\n\n\n
                  \"Tombstoning<\/figure>\n\n\n\n

                  5) Via-in-Pad ohne korrekte Prozessierung: Lotmangel (Solder Starvation)<\/h2>\n\n\n\n

                  PCB-Designfehler:<\/strong> Via-in-Pad<\/strong> mit offenen Vias (nicht gef\u00fcllt\/verschlossen).
                  SMT-Defekte:<\/strong> Zu wenig Lot, schwache L\u00f6tstellen, intermittierende Unterbrechungen.<\/p>\n\n\n\n

                  Was passiert:<\/strong>
                  Geschmolzenes Lot \u201ezieht\u201c in das Via (Wicking) und fehlt anschlie\u00dfend an der Padoberfl\u00e4che.<\/p>\n\n\n\n

                  DFM-L\u00f6sung:<\/strong><\/p>\n\n\n\n