{"id":26605,"date":"2025-12-17T08:43:22","date_gmt":"2025-12-17T08:43:22","guid":{"rendered":"https:\/\/www.fastturnpcbs.com\/?p=26605"},"modified":"2025-12-17T09:23:19","modified_gmt":"2025-12-17T09:23:19","slug":"erhohung-der-leiterbahndichte-auf-leiterplatten","status":"publish","type":"post","link":"https:\/\/www.fastturnpcbs.com\/de\/blog\/erhohung-der-leiterbahndichte-auf-leiterplatten\/","title":{"rendered":"Erh\u00f6hung der Leiterbahndichte auf Leiterplatten: Drei HDI-Strategien f\u00fcr bessere Ausbeute und h\u00f6here Leistung"},"content":{"rendered":"\n

Einleitung<\/h2>\n\n\n\n

Mit dem Fortschritt von Geh\u00e4usetechnologien wie BGA (Ball Grid Array)<\/strong> und CSP (Chip Scale Package)<\/strong> steigt die Nachfrage nach h\u00f6herer Verbindungsdichte<\/strong> in Leiterplatten (PCBs) stetig an.
Die zunehmende Leiterbahndichte beeinflusst jedes Element des Basismaterials und dessen Herstellungsprozess.
Um eine zuverl\u00e4ssige High-Density-Interconnect-Struktur (HDI)<\/strong> zu erreichen, muss der Bauteilabstand (Pitch)<\/strong> verringert werden. Dadurch werden engere Leiterbahnabst\u00e4nde<\/strong> und kleinere Durchkontaktierungen (PTHs)<\/strong> erforderlich.<\/p>\n\n\n\n

Drei Hauptmethoden zur Erh\u00f6hung der Leiterbahndichte<\/h2>\n\n\n\n

Im Allgemeinen gibt es drei M\u00f6glichkeiten, die Leiterbahndichte einer Leiterplatte zu erh\u00f6hen:<\/p>\n\n\n\n

    \n
  • Verkleinerung von Leiterbahnbreite und -abstand<\/strong><\/li>\n\n\n\n
  • Erh\u00f6hung der Anzahl der Lagen<\/strong><\/li>\n\n\n\n
  • Verkleinerung von Durchkontaktierungen und Pads<\/strong><\/li>\n<\/ul>\n\n\n\n

    Jede dieser Methoden bringt eigene Kompromisse zwischen Fertigungstoleranz, Kosten und elektrischer Leistung<\/strong> mit sich.
    Schauen wir uns diese Ans\u00e4tze genauer an.<\/p>\n\n\n\n

    1. Verkleinerung von Leiterbahnbreite und -abstand<\/h3>\n\n\n\n

    Der direkteste Weg, mehr Leiterbahnen auf derselben Fl\u00e4che unterzubringen, ist die Reduzierung von Breite und Abstand der Leiterbahnen<\/strong>.
    Feinlinien-\u00c4tzverfahren erm\u00f6glichen kleinere Strukturen und engere F\u00fchrung, verkleinern aber zugleich das Prozessfenster der Fertigung.<\/p>\n\n\n\n

    Um eine hohe Ausbeute beim \u00c4tzen zu erreichen, m\u00fcssen Hersteller Kupferfolien mit kontrollierter, niedriger Oberfl\u00e4chenrauheit<\/strong> verwenden.
    Eine glattere Kupferoberfl\u00e4che erm\u00f6glicht eine pr\u00e4zisere Linienbildung \u2013 unerl\u00e4sslich f\u00fcr 25 \u00b5m oder noch feinere Line-Space-Designs<\/strong>, wie sie in modernen HDI-Platinen \u00fcblich sind.<\/p>\n\n\n\n

    \"PCB<\/figure>\n\n\n\n

    Allerdings hat dies eine Kehrseite: Glatteres Kupfer bietet eine geringere Haftfestigkeit<\/strong> zur dielektrischen Schicht.
    Die mikroskopischen Spitzen der herk\u00f6mmlichen Kupferfolie dienen als Ankerpunkte f\u00fcr das Harz w\u00e4hrend der Laminierung.
    Wird die Rauheit reduziert, sinkt die Haftkraft \u2013 was zu Delamination oder geringer Sch\u00e4lfestigkeit f\u00fchren kann.<\/p>\n\n\n\n

    Typischer technischer Zielkonflikt:<\/h4>\n\n\n\n
    Ziel<\/th>Empfohlene Oberfl\u00e4che<\/th>Risiko<\/th><\/tr><\/thead>
    Feine \u00c4tzstruktur<\/td>Niedrige Rauheit (glatt)<\/td>Geringere Haftung<\/td><\/tr>
    Hohe Haftfestigkeit<\/td>H\u00f6here Rauheit<\/td>Schwieriger zu \u00e4tzen<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\n

    Dar\u00fcber hinaus beeinflusst die Oberfl\u00e4chenrauheit<\/strong> direkt das Hochfrequenzverhalten<\/strong>.
    Bei GHz-Frequenzen nimmt der Leiterverlust<\/strong> mit zunehmender Rauheit zu, da der Strom aufgrund des Skineffekts<\/strong> \u00fcberwiegend an der Oberfl\u00e4che flie\u00dft.
    Eine raue Oberfl\u00e4che verl\u00e4ngert den effektiven Strompfad und erh\u00f6ht den Einf\u00fcgeverlust (Insertion Loss)<\/strong>.<\/p>\n\n\n\n

    Zur L\u00f6sung dieses Problems entwickeln Kupferfolienhersteller ultraglatte Folien (ULP)<\/strong> und umgekehrt behandelte Folien (Reverse-Treated Copper)<\/strong>.
    Diese Materialien kombinieren geringe Rauheit zur Minimierung der Verluste mit Nano-Ankerstrukturen<\/strong> zur Verbesserung der Haftung \u2013 ein optimales Gleichgewicht zwischen Signalintegrit\u00e4t, \u00c4tzpr\u00e4zision und Laminierzuverl\u00e4ssigkeit<\/strong>.<\/p>\n\n\n\n

    2. Erh\u00f6hung der Lagenzahl<\/h3>\n\n\n\n

    Wenn die horizontale Fl\u00e4che ausgesch\u00f6pft ist, ist der n\u00e4chste logische Schritt, weitere Lagen hinzuzuf\u00fcgen<\/strong>.
    Mehrlagige Leiterplatten erm\u00f6glichen eine vertikale Signalf\u00fchrung durch das Stapeln von Kupfer- und Dielektrikschichten.<\/p>\n\n\n\n

    Das Hinzuf\u00fcgen von Lagen f\u00fchrt jedoch dazu, dass die gesamte Platine dicker<\/strong>, die einzelnen Isolierschichten<\/strong> aber d\u00fcnner<\/strong> werden \u2013 was neue Herausforderungen schafft:<\/p>\n\n\n\n